Future Computer Hardware

Lecture series (LSF)

  • Invited speakers
  • Friday, 15:15 - 16:15
  • Online presentations
  • 24.04.2019 - 24.07.2020

Registration

Please email Sarah M. Neuwirth <sarah.neuwirth@ziti.uni-heidelberg.de> to be added to the email list which announces the online meeting room for each talk.

Description

The Institute of Computer Engineering (ZITI) at Heidelberg University organizes the lecture series Future Computer Hardware to illuminate the current and future hardware developments from different perspectives. Invited speakers present their visions on the challenges and opportunities of new hardware designs.

Presentations

 

Presentations with abstracts

  • 24.04.2020
    • Innovative Computing
    • Prof. Dr. Matthias Fertig, Hochschule Konstanz
       
    • Die „International Roadmap for Devices and Systems“ (IRDS) beschreibt die Herausforderungen an die Halbleitertechnik der kommenden Generation. Damit die Problematik der steigenden Leistungsdichte (Dennard Scaling) überwunden wird und Moore‘s Gesetz weiterhin Gültigkeit behält, sind auf Transistor- und Systemebene entscheidende Anpassungen nötig. Aufgrund der nicht-skalierenden elektrischen Schnittstellentechnik sieht die IRDS die Weiterentwicklung der Transistortechnologie, den Einsatz von monolithisch integrierten optischen Verbindungstechnologien (Silizium-Photonik) und die Entwicklung von neuen Materialien (Meta-Materialien) als Schlüsseltechnologien vor. Diese Bereiche werden durch eine Vielzahl von Initiativen auf internationaler und nationaler Ebene gefördert.

      Der Vortrag zeigt die Entwicklung der Halbleitertechnik und der Systemarchitektur im Kontext von Moore‘s Law und Dennard Scaling sowie einige wesentliche Anforderungen der Innovationsgebiete Artificial Intelligence, Internet of Things und Big Data an die Halbleitertechnik und Rechnerarchitektur. Da die tiefe Integration von anwendungsspezifischen Hardwarekomponenten in bestehende Architekturen eine wesentliche Rolle spielt, ist die uneingeschränkte Verfügbarkeit einer Standard-Rechnertechnik (z.B. Mikroprozessor) für die Erforschung und die Entwicklung von skalierbaren anwendungsspezifischen Lösungen, im Rahmen von öffentlichen Fördermaßnahmen, ausschlaggebend. Hier bietet sich die Nutzung von offenen Instruktionssätzen (z.B. RISC-V) an.

      Im Vortrag werden Lösungsansätze für hochintegrierte anwendungsspezifische Hardwarebeschleuniger, der Einsatz von monolithisch integrierten optische Verbindungstechnologien in der Transputer System-Architektur, die Vorteile von Meta-Materialien und eine innovative Architektur für Near- bzw. In-Memory Computing diskutiert.

 

  • 08.05.2020
    • Energy Efficient HPC and Smart Sensors in Vertical Structures
    • Dr. Joachim Rodrigues, Lund University, Sweden  

    • Current estimates predict that 30-45 % of the European GDP will be enabled by semiconductors, i.e., smart cars 10-15 %, Industry 4.0 15-20%, mobile infrastructure 5-10 %. Consequently, current design strategies need to be revised, as the gap between required performance and Moore’s law is increasing. This presentation will address how customization and cross optimization on various design levels will improve performance, power and area of integrated circuits for high-performance computing, machine learning , as well as IoT nodes. Moreover, the benefits of 3D structures and More than Moore technology will be demonstrated by presenting various technologies, which in turn requires new design flows and tools.

 

  • 15.05.2020
    • Extending Moore’s Law below N7 Technology nodes with Design and Technology Co-Optimization (DTCO)
    • Prof. Dr.-Ing. Mladen Berekovic, Universität zu Lübeck

    • Durch die hier vorgestellte Methodik der Design-Technologie Co-Optimierung (DTCO) können Beiträge individueller Technologischer Innovationen, etwa bei Transistor-Architekturen, Leitungen oder Belichtungsvarianten quantitativ für größere Designs (ARM-Multi-Core) in Bezug auf Fläche, Leistung und Performance (engl.: Power-Performance-Area, kurz PPA) experimentell realistisch abgeschätzt werden. Die auf diese Weise durch Monte-Carlo Simulation gewonnenen Erkenntnisse fließen in die Definition der Folge-Knoten 7plus, N5 und N3 mit ein. Dazu wird ein größeres Design mit einem bestehenden Tool-Flow anhand eines generischen Process Development Kits (PDK) bis zum (prädiktiven bzw. fiktiven) Layout gebracht, anhand dessen die PPA Resultate gut abgeschätzt werden können. Der vorgestellte Ansatz ermöglicht es, PDKs für verschiedenste Technologie-Varianten zu erstellen und diese wiederum mit kommerziellen Tools der Firma Cadence zu nutzen. Dadurch lassen sich prädikative PPA Abschätzungen durch Synthese und Layout Experimente gewinnen und vergleichen. Durch die enge Zusammenarbeit mit IMEC und der Firma Cadence wurden auch die Anpassung und Optimierung Algorithmen zu Synthese sowie Place & Route in die Optimierung mit eingebunden. So konnte durch Anpassung der Routing Algorithmen eine deutliche Verkleinerung der Standard-Zelle durch eine Reduktion der Anzahl der Routing- Tracks erzielt werden.

      Ausgehend von einem kommerziell bestehenden 7nm state-of-the Art Node und PDK, wurden nun experimentell eine Reihe von Technologie-Varianten für die Knoten 7+ (mit EUV), 5nm sowie 3nm exploriert. Die Ergebnisse dieser Experimente sind dann auch in die Definition dieser zukünftigen Technologie-Knoten mit eingeflossen, bzw. haben dazu beigetragen, diese mit zu definieren. Die Experimente zeigen, dass auch dieser Ansatz bei N3 in die Sättigung geht. Für zukünftige Technologe- Verbesserungen wird daher vorgeschlagen auf einen holistischeren Ansatz des System- and Technology Co-Optimization (STCO) für Knoten unterhalb N3 (also beginnend mit N2) überzugehen. Hierbei wird der 3D Integration heterogener Technologien eine große Bedeutung zukommen, da der zu erwartende Gewinn die Optimierungen einzelner Bauteile- und Technologie-Parameter bei weitem übersteigt. Als Technologie-Booster kommen neben neuen Bauelementen Hybride Technologien, 3D Chip-Stacking, System-Level Booster und neue Compute-paradigms wie das computing in memory in Frage.

 

  • 22.05.2020
    • Open, Parallel Ultra-Low Power Computing Platforms for Extreme Edge AI
    • Prof. Dr. Luca Benini, ETH Zürich
       
    • Edge Artificial Intelligence is the new megatrend, as privacy concerns and networks bandwidth/latency bottlenecks prevent cloud offloading of sensor analytics functions in many application domains, from autonomous driving to advanced prosthetic. The next wave of "Extreme Edge AI"  pushes computation aggressively towards sensors and actuators, opening major research and business development opportunities.  In this talk I will give an overview of recent efforts in developing an AI-centric Extreme Edge computing platform  based on open source parallel ultra-low power (PULP) RISC-V processors and accelerators.

       

  • 05.06.2020
    • The Processing-in-Memory Paradigm for Future Data Demanding Applications
    • Prof. Dr. Per Stenström, Chalmers University of Technology, Sweden
       
    • Computing has enjoyed an exponential performance growth for almost five decades following Gordon Moore’s prediction of a doubling of transistors on a die by each new generation, about every 2-3 years. This golden era is about to end calling for new computational models. With the emergence of new memory technologies, time is now ripe for seriously considering a computing paradigm that departs from the stored-program model prevailing since one of the first electronic computers (ENIAC) in the 1940s to a paradigm in which memory devices actively process data – the Processing-in-Memory paradigm.
      In this talk, I will review state of the art of Processing-in-Memory from a technology perspective as well as from the perspective of a new programming model paradigm. I will particularly consider current application drivers: Machine Learning and Graph Processing. These application drivers are not only computationally demanding but also demanding from a data processing point of view. I will discuss new models and their opportunities in departing from the conventional von Neumann model to a model in which computations move to where data reside as opposed to moving data to where compute engines reside and how this can substantially improve computational efficiency.
       
  • 12.06.2020
    • Adaptive Digital Circuits – Increasing Efficiency, Reliability, Security, and Flexibility?
    • Prof. Dr.-Ing. Daniel Ziener, Technische Universität Ilmenau
       
    • Adaptive digital circuits are able to modify their structure at run time in order to cope with environment or requirement changes as well as different user requests. By utilizing this technique, a high degree of flexibility can be reached which leads to energy efficient and high performance implementations. On the other hand, these kinds of circuits are able to be resistant to harsh environment conditions by quick reacting on environment changes through structure adaption. Such flexible circuits can be realized with reconfigurable hardware, like FPGAs, by utilizing partial dynamic reconfiguration which allows the rapid exchange of parts of the FPGA configuration during run time.
      In this talk, the exploitation of this property is shown in order to build energy efficient and high performance accelerators for database query and neural network processing. Furthermore, the protection of implementations and to processed data with the help of partial dynamic reconfiguration against radiation-induced faults and security attacks is demonstrated.
       
  • 19.06.2020
    • Innovative Computing Architectures for Deep Learning
    • Michaela Blott, Xilinx Research, Dublin, Ireland
       
    • Performance scaling and power efficiency with traditional computing architectures becomes increasingly challenging as next generation technology nodes provide diminishing performance and energy benefits. This is exacerbated in the context of deep learning which is associated with sky-high compute and memory requirements. As a result, significant research in novel compute architectures has emerged. Through further specialization of compute and memory subsystems, new levels of performance scalability and compute efficiency can be unleashed.
      During this talk, we will discuss many examples of these innovative customized compute architectures, including FPGAs, where specialization can be taken to even further extremes. As part of this, we will also discuss how to ensure a fair and objective benchmarking approach that ensures fair comparison between these fundamentally different solution approaches. 
       
  • 26.06.2020
    • FPGA-based Partial Reconfiguration - Design Flow, Tools, and Applications
    • Prof. Dr.-Ing. Daniel Ziener, Technische Universität Ilmenau
       
    • Adaptive digital circuits are able to modify their structure at run time in order to cope with environment or requirement changes as well as different user requests. By utilizing this technique, a high degree of flexibility can be reached which leads to energy efficient and high performance implementations. On the other hand, these kinds of circuits are able to be resistant to harsh environment conditions by quick reacting on environment changes through structure adaption. Such flexible circuits can be realized with reconfigurable hardware, like FPGAs, by utilizing partial dynamic reconfiguration which allows the rapid exchange of parts of the FPGA configuration during run time.
      In this talk, the exploitation of this property is shown in order to build energy efficient and high performance accelerators for database query and neural network processing. Furthermore, the protection of implementations and to processed data with the help of partial dynamic reconfiguration against radiation-induced faults and security attacks is demonstrated, with an emphasis on the security aspect.
       
  • 03.07.2020
    • Brain Inspired Computing
    • Dr. Johannes Schemmel, Kirchhoff-Institut für Physik (KIP)
       
    • Brain Inspired or Neuromorphic Computing, as a realization of Non-Turing, in-memory, event-based computing, will allow us to overcome the power wall our CPU-centric CMOS technology is facing. But that does not mean that the era of Turing-based computing will come to an end soon, or that Turing-based computing does not have its place in the neuromorphic world. This talk will shortly summarize how the Heidelberg BrainScaleS-2 accelerated analog neuromorphic architecture balances Turing and Non-Turing computing to combine power efficiency with the necessary flexibility and programmability, thereby reducing the resource requirements of AI and extending it by recent insights from neuroscience. These bio-inspired mixed-signal AI technologies may be beneficial for the data challenges the next generation of science instrumentation is facing. Possible applications of the BrainScaleS technology in the areas of edge computing and high-energy physics will be presented.